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              DDR跑不到速率后續來了,相鄰層串擾深度分析!

              發布時間:2023-06-06 16:54

              高速先生成員:黃剛


              就在剛剛,雷豹把他對疊層的調整方式和改善后的仿真結果給師傅Chris看完后,Chris給雷豹點了個大大的贊,因為優化的方式其實不需要大改DDR的走線,只需要把相鄰層的信號最大限度的拉開,同時為了保證疊層厚度不變,就需要把信號和參考的地平面相應的靠近。這個操作的好處是顯而易見,信號與信號之間的距離變遠的同時,信號與參考地平面的距離又變近了,串擾肯定就能夠改善了??!下面是雷豹想到的改善后的疊層方案。

               

              信號與信號由之前的4.476mil拉大到了5.5mil,同時為了保持厚度不變,信號與地的距離從3mil減小到了2.5mil。這個時候會不會有粉絲問,為什么不再拉大一點呢,直接拉到6mil以上不更好了。呃,這個……只能回答你們,PCB設計是需要多種因素來權衡,拉到6mil的串擾肯定會更好,但是信號離地平面近了,線寬需要減小才能控到之前的阻抗,近到2mil壓根就控不到阻抗了,因為線忒細了。

               

              其實雷豹坦言,采取這個疊層調整的方案其實也主要是通過“憑感覺”來的,理論是知道的,就是信號之間遠了,信號和地平面近了,電磁場在信號之間的交叉量就少了,因此串擾能夠改善。但是改善了多少,能不能通過其他指標更清晰的量化出來呢,雷豹心里其實是打鼓的!

               

              Chris看破不點破,決定親自來接手這個案例后續的串擾分析。我們知道,去衡量任何信號質量的手段無非就兩種,要么是在時域上判斷,要么就是在頻域上去分析。時域的話,雷豹已經在信號眼圖上有對比過了,那么想繼續分析這個串擾的改善的話,就有在頻域上去做文章了。

               

              Chris對雷豹調整疊層前后的走線結構進行建模,利用cadence的3D clarity快速的建立了兩種結構的模型,可以看到,雷豹的優化方案就是把信號間距拉遠,信號與地間距拉近,同時減小一定的線寬來控制阻抗不變。

               

              原始仿真模型版本中,我們把相鄰層的走線長度定在1000mil,基本上和該案例的DDR走線的最大并行長度接近,使得這個仿真模型更貼近該案例的真實情況。

              分別對兩個模型進行仿真,仿真后得到兩者的串擾參數的結果,Chris把它們擺在一起來看。

               

              從對比結果可以看到,串擾在DDR運行的頻率處從22db改善到29db,大家可不要小看這個7db的串擾改善,從db損耗反推回幅度的話,如果串擾源電壓是1V的話,基本上22db是80mV的串擾幅度,29db只有35mV左右,改善還是非常的大的,有興趣的粉絲后面可以自己算算哈!

               

              當然,在雷豹驚呼很厲害的時候,Chris突然問雷豹,那優化了疊層之后,還有沒有什么辦法通過走線的變化進一步優化串擾呢?此時雷豹看著Chris的仿真模型,同時腦中不停的翻滾曾經學過的串擾理論,duang的一聲,有啦!目前仿真模型是信號線并行長度1000mil,如果能縮短到500mil呢,會不會使得串擾結果進一步變好呢?Chris滿意的點了點頭,進步很大的小伙子!只見Chris飛快的對模型上的信號走線縮短一半,只剩500mil的并行長度,然后再次進行仿真,結果令人滿意,串擾量級又改善了3個多db!

               

              的確,從串擾產生的理論出發去尋找改善串擾的方案,的確是比較好的解決問題的思路,于是雷豹在之前的疊層優化建議之外,還加上了一條,盡量減小相鄰層并行的走線的長度,這下這個案例的改板設計就更保險了!正當雷豹開始暗爽的時候,突然Chris來了一句,那在這個case里,主控和DDR的布局位置都不變的時候,具體要怎么走線才能達到縮短并行長度的目標呢?雷豹剛開始楞了下,不過鎮定下來思考片刻后,作為PCB設計出身然后轉到我們高速先生團隊的他還是想到了不少的辦法實現了!

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